Thursday , November 19 2020

USB3.2 Gen1 CTLEのイコライザー効果をSpice Verilog-aでシミュレーションしてみよう!

さまざまなシリアルインターフェースの伝送速度は、高速化が進み信号を受信する際、イコライザーを使用する機会が多くなっています。イコライザーは、伝送線路の損失*1で減衰した受信信号の高域を強調し受信側で最適な波形を得る技術でUSB、SATA、PCI-Express等でも使用されています。今回は、前回検証したプリエンファシスに続きデモ版のSpice Verilog-a*2シミュレーターを駆使して、イコライザーを使用するとどのような波形になるのか、効果はどの位あるのか調査してみます。

前回検証したプリエンファシスを読まれていない方は、下記コンテンツも併せてご参照下さい。
高速シリアルインターフェースのプリエンファシス効果をSpice Verilog-aでシミュレーションしてみよう!

*1:伝送線路の損失にご興味ある方は、下記コンテンツもご参照下さい。
伝送線路の損失が発生する仕組み、損失による発熱は電子レンジに応用されている?
リターンロスはなぜ発生するのか、インピーダンスミスマッチ境界で何が起こっているのか
インピーダンスはなぜ50Ωなのか

*2: Spice(Simulation Program with Integrated Circuit Emphasis)は、米国UCLA Berkeley校で開発されたアナログ回路シミュレーターです。その後、さまざまなEDA Tool VendorがSpiceシミュレーターを開発し、hspice、spectre、Eldo、SmartSpice、PSpice等があります。Verilog-aは、電圧、電流等のアナログ的な振る舞いを表すことができるアナログビヘビアー記述言語で、単体で使用することは少なくSpiceシミュレーターに組み込んで使用する場合が多いです。

イコライザーとは

イコライザーは、データ信号の高域成分強調技術という感じの説明になると思います。データ信号は、伝送線路を通過すると高域成分が減衰するので、その高域成分を強調し受信側で最適な波形を得る技術がイコライザーです。高速インターフェースで扱うデータ信号は、低域から高域までの成分を含むため受信側は、広帯域アンプとHigh Pass Filter(以下、HPFと記す。)を組み合わせてイコライザーを実装することが多いようです。

イコライザーの仕組み

イコライザーは、Continuous Time Liner Equalizer(以下、CTLEと記す。)の仕組みを利用しています。日本語では、連続時間線形等化器と呼び少し難しく聞こえますが、高域を強調する受信アンプだと理解すれば良いと思います。受信アンプは、低域から高域まで広帯域信号を扱うので実際に設計する際、図1に示すDC成分まで通過する広帯域アンプと抵抗と容量で構成されたHPFを組み合わせます。更に、イコライザー強度(DC gainとPeak gainの差)とPeak周波数を可変できるように実装することが多く、メーカー各社が工夫を凝らしているようです。

図1 イコライザーの構成例と周波数特性

USB3.2 Gen1 5Gbps Long Channel CTLE

今回は、USB3.2 Gen1 5Gbpsで指定されているLong Channel CTLEを題材として使用してみます。Universal Serial Bus 3.2 Specificationに記載されているLong Channel CTLEを式2に示します。CLTEの伝達関数H(s)は、分母がsの2次関数(極2個)、分子がsの1次関数(零1個)で2次Low Pass Filter(以下、LPFと記す。)の形をしています。

式2 USB3.2 Gen1 5Gbps Long Channel CTLE

図3右側のグラフは、Universal Serial Bus 3.2 Specificationから引用したLong Channel CTLEの周波数特性で2.95GHzにPeakがあり、イコライザー強度(DC gainとPeak gainの差)が6.876dBあることがわかります。図3左側のグラフは、Long Channel CTLEの伝達関数H(s)をExcelに入力し描画した周波数特性です。今回は、イコライザー強度を変えた時の波形も確認するのでDC gainを±4dB変化させた場合の周波数特性も追加しました。

図3 USB3.2 Gen1 5Gbps Long Channel CTLE周波数特性

Spice Verilog-aシミュレーター

Spice Verilog-aシミュレーターを使用してイコライザーを実装し効果を確認してみます。フリーでVerilog-aをサポートするシミュレーターは少ないですが今回は、図4に示すデモ版Spice Verilog-aシミュレーターを使用してみます。

  • Spice-SL Verilog-A Extension Kernel Demonstration Version.

図4 デモ版Spice Verilog-aシミュレーター

まず、Long channel CTLEの伝達関数H(s)をVerilog-aで記述し周波数特性を確認してみます。Spice Verilog-aシミュレーターでAC解析した所、図5に示す周波数特性が得られました。デモ版のため波形ビューアーは、Y軸のdB演算機能が使用できず倍率表示ですが、Log表示してdB風に見えるように描画しました。グラフのX軸は周波数、Y軸は倍率表示の利得を表し100MHzの利得は、イコライザー強度:弱(DC gain max)=1.057倍(0.483dB)、イコライザー強度:中(DC gain typ.)=0.667倍(-3.517dB)、イコライザー強度:強(DC gain min)=0.421倍(-7.515dB)、100GHzの利得は0.100倍(-20.01dB)を示し、DC gain±4dBを含むLong channel CTLEが実装できていることがわかります。

図5 USB3.2 Gen1 5Gbps Long Channel CTLE AC解析結果

次に、5Gbps Pseudo Random Bit Sequence 2^7-1(以下、PRBS 7と記す。)波形発生器と伝送線路モデル及びイコライザーをSpiceとVerilog-aで記述し波形を確認してみます。Spice Verilog-aシミュレーターでTransient解析した所、図6に示す波形が得られました。図6の波形は、伝送線路通過後で周波数成分が高い最小ビットの振幅が小さくなっていることがわかります。データ信号は、伝送線路を通過して高域成分が減衰するとこのような波形になってしまい、データ1とデータ0の区別がつきにくくエラーの原因となります。

図6 伝送線路通過後のTransient解析結果

伝送線路通過後の高域が減衰した波形にイコライザー強度:中(DC gain typ.)を適用した結果が図7の波形で、周波数成分が高い部分が強調され、周波数成分が低い部分と高い部分の振幅が概ね一致しており、データ1とデータ0の区別がつきやすいことがわかります。

図7 イコライザー強度:中を適用したTransient解析結果

同様にイコライザー強度:弱(DC gain max)を適用した結果が図8の波形で、周波数成分が高い部分の振幅が小さく波形が補正不足であることがわかります。

図8 イコライザー強度:弱を適用したTransient解析結果

同様にイコライザー強度:強(DC gain min)を適用した結果が図9の波形で、周波数成分が高い部分が強調され過ぎて波形が過剰補正されていることがわかります。

図9 イコライザー強度:強を適用したTransient解析結果

以上のTransient解析結果からイコライザー強度は、強ければ良いという訳ではなく伝送線路通過後の減衰に応じた適切な強度が存在します。イコライザー強度は、固定で使用する場合もありますがUSB3.2は、トレーニングシーケンス期間を設けその間にイコライザー強度の最適値を決めるアダプティブイコライザーが採用されています。設計検証は、アイ波形を描画してジッターやアイ開口を観測すると思いますが、今回使用したデモ版シミュレーターの波形ビューアーは、アイ波形描画機能が無いためアイ開口を観測することができませんでした。そこで、伝送線路通過後の減衰した図10の拡大波形とイコライザー強度:中(DC gain typ.)を適用した図11の拡大波形を示します。図10と図11の波形を比較するとイコライザーの効果が良くわかると思います。

図10 伝送線路通過後のTransient解析結果(拡大)

図11 イコライザー強度:中を適用したTransient解析結果(拡大)

パソコン、周辺機器の認証試験

アリオン株式会社では、通信機器、AV機器、IT機器のさまざまな有線、無線インターフェースのロゴ認証試験、接続互換性試験、フィールドクレーム解析等、長年にわたり実績を積み重ねノウハウを蓄積しています。また、お客様のご要望に応じたカスタムメイド解析評価等も承っています。通信機器、AV機器、IT機器に関するご相談、困りごとがありましたらお問い合わせ頂ければと思います。

終わりに

今回は、高速シリアルインターフェースの受信回路に使用されているイコライザーとUSB3.2 Gen1 5Gbps Long channel CTLEを題材に、その効果をSpice Verilog-aシミュレーターで検証してみました。高速シリアルインターフェースは、送信側のプリエンファシスと受信側のイコライザーを組み合わせて使用するケースが多いと思います。また、USB3.2 Gen2 10Gbpsは、Decision Feedback Equalizer(以下、DFEと記す。)も使用されていますが、高速なLogic回路が必要で占有面積と消費電力が大きくデメリットもあります。高速シリアルインターフェースの伝送速度は、10Gbpsに達し最小ビット幅が100ps(p:ピコは10-12)しかなく、一般的な市場で扱える電気信号の限界が近いと思います。今後は、信号を4値で表す多値論理化、信号線を増やす並列化で伝送速度を上げていくと推測しています。

参考文献

  1. Analog Behavioral Modeling with the Verilog-A Language, Dan FitzPatrick, Ira Miller … Springer Science & Business Media, 2007
  2. Universal Serial Bus 3.2 Specification September 22, 2017

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